Dual-issue Integer Core
— Eine Core Version des EC603e Mikroprozessor
— Getrennte 16-Kbyte Daten- und Befehls-Cache :
– Vierwege Set assoziativ
– Physikalisch adressiert
– LRU Ersatz-Algorithmus
— PowerPC Architektur konforme - Memory Management Unit (MMU)
— Common on-chip Prozessor (COP) Test Interface
— Hohe Leistung (4.4–5.1 SPEC95 Benchmark bei 200 MHz; 280 Dhrystones MIPS bei
200 MHz)
— Unterstützt Bus Snooping für Daten-Cache Kohärenz
— Floating-point Unit (FPU)
• Getrennte Stromversorgung für interne Logic und für I/O
• Getrennte PLLs für G2 Core und für CPM
— G2 Core und CPM können zur Optimierung von Stromverbrauch und Leistung mit verschiedenen Frequenzen laufen
— Interner Core/Bus Takt Multiplizierer liefert 1.5:1, 2:1, 2.5:1, 3:1, 3.5:1, 4:1, 5:1, 6:1 Verhältnisse
— Interner CPM/Bus Multiplizierer liefert 2:1, 2.5:1, 3:1, 3.5:1, 4:1, 5:1, 6:1 Verhältnisse
• 64-bit Daten und 32-bit Address 60x Bus
— Bus unterstützt Designs mit mehreren Mastern
— Unterstützt single- und four-beat Burst Transfers
— 64-, 32-, 16-, und 8-bit Port Grössen werden vom on-Chip Memory Controller gesteuert
— Unterstützt Datenparität oder ECC und Adressenparität
• Lokaler 32-bit Daten- und 18-bit Adressen-Bus
— Single-master Bus, unterstützt externe Slaves
— Eight-beat Burst Transfers
— 32-, 16-, and 8-bit port Grössen werden vom on-Chip Memory Controller gesteuert
• System Interface Unit (SIU)
— Clock Synthesizer
— Reset Controller
— Real-time Clock (RTC) Register
— Periodischer Interrupt Timer
— Hardware Bus Monitor und Software Watchdog Timer
— IEEE Std 1149.1™ JTAG Test Port
• Zwölf-Banken Memory Controller
— Nahtlose Schnittstelle zu SRAM, Page Mode SDRAM, DRAM, EPROM, Flash und andere  Benutzer definierbarer Peripherie
— Ermöglicht Schreiben von Bytes und wählbarer Partity Erzeugung
— 32-bit Adress Dekodierung mit programmierbarer Bankgrösse
— Drei Benutzer programmierbare Maschinen, universelle Chip-Select Maschine, und Page-Mode Pipeline SDRAM Maschine
— Byte Selects für 64 Busbreite (60x) und byte Selects für 32 Busbreite (lokal)
— Extra Interface Logik für SDRAM
• CPU Core kann deaktiviert werden und das Bauteil kann im Slave Modus an einem externen Core genutzt werden
• Kommunikations Prozessor Modul (CPM)
— Embedded 32-bit Kommunikations-Prozessor (CP) verwendet zur flexiblen Unterstützung von Kommunikations-Protokollen eine RISC Architektur
— Schnittstellen zum G2 Core durch on-Chip 24-Kbyte dual-port RAM und DMA Controller
— Serielle DMA Kanäle zum Empfang und Senden an allen seriellen Kanälen
— Parallele I/O Register mit Open-Drain und Interrupt Fähigkeit
— Virtuelle DMA Functionalität führt Speicher-zu-Speicher und Speicher-zu-I/O Transfers aus
— Drei schnelle Kommunikations- Controller (zwei auf dem MPC8255) unterstützen folgende
Protokolle:
– 10/100-Mbit Ethernet/IEEE Std 802.3™ CDMA/CS Interface durch Medien unabhängiges
Interface (MII)
– ATM—Full-duplex SAR Protokolle mit 155 Mbps, durch UTOPIA Interface, AAL5, AAL1,
AAL0 Protokolle, TM 4.0 CBR, VBR, UBR, ABR Traffic Typen, bis zu 16 K externe Verbindungen
– HDLC—Bis zu T3 Raten (clear channel)
— Zwei Multichannel Controller (MCCs) (nur MCC2 auf dem MPC8255)
– Jeder MCC bedient 128 serielle, full-duplex, 64-Kbps Datenkanäle. Jeder MCC kann in vier Untergruppen von jeweils 32 Kanälen aufgeteilt werden.
– Fast jede Kombination von Untergruppen kann zu einfachen oder mehrfachen TDM Schnittstellen gemultiplexed werden, bis zu vier TDM Schnittstellen pro MCC
— Vier serielle Kommunikations Controllers (SCCs) – identisch zu denen auf dem MPC860- unterstützen den digitalen Teile der folgenden Protokolle:
– Ethernet/IEEE 802.3 CDMA/CS
– HDLC/SDLC und HDLC Bus
– Universeller asynchroner Receiver Transmitter (UART)
– Synchrone UART
– Binäre synchrone (BISYNC) Kommunikation
— Zwei serielle Management Controllers (SMCs), identisch zu denen auf dem MPC860
– Bietet Management für BRI Bauteile als generelle Circuit Interface (GCI) Controller in  timedivision-multiplexed (TDM) Kanälen
– UART (low-speed Betrieb)
— Ein serielles Peripherie Interface , identisch zum MPC860 SPI
— Ein inter-integrated Circuit (I2C) Controller (identisch zum MPC860 I2C Controller)
– Microwire kompatibel
– Multi-Master, single-Master, and Slave Modus
— Bis zu TDM Schnittstellen (4 auf dem MPC8255)
– Unterstützt zwei Gruppen von vier TDM Kanälen, insgesamt acht TDMs
– 2,048 bytes von SI RAM
– Bit oder Byte Auflösung
– Unabhängiges Transmit und Receive Routing, Frame Synchronisation
– Unterstützt T1, CEPT, T1/E1, T3/E3, Pulse code Modulation Highway, ISDN basic rate, ISDN primary rate, Freescale Interchip digital link (IDL), general circuit interface (GCI), und Anwender definierte TDM serielle Schnittstellen
— Acht unabhängige Baud Raten Erzeuger und 20 Takt Eingabe-Pins zum Liefern von Takte für FCCs, SCCs, SMCs und seriellen Kanälen
— Vier unabhängige 16-bit Timer, die zu zwei 32-bit Timer verbunden werden können