Freescale’s PowerQUICC™ III integrierte Kommunikationsprozessoren der nächsten Generation wurden entwickelt, um Lösungen für symetrische und asymetrische Multi-Kern Systeme anbieten zu können. Basierend auf dem e500 Prozessor und der System-on-chip (SoC) Plattform, liefert dieser Dual-Core Gigahertz-Leistung plus Rechenleistung mit Sicherheitsfunktionen.
Die MPC8572 Prozessorfamilie bietet Taktraten von 1,2 GHz bis zu 1,5 GHz, indem zwei mächtige e500 Kerne zusammenarbeiten, die auf der Power Architecture™ Technologie basieren. Des weiteren mit verbesserten Peripheriemodulen, der Hochgeschwindigkeits-Verbindungs-Technologie, um die Prozessorleistung besser ausnützen zu können in Zusammenhang mit I/O Operationen. Diese Prozessoren enthalten auch Beschleunigungseinheiten: eine Table Lookup Unit (TLU), die komplexe Tabellensuchalgorithmen übenimmt sowie Header-Überprüfungen; eine Pattern-Matching Engine, die das normale Expression Matching übernimmt für File-Dekompressionen zu übernehmen; sowie eine Sicherheits- Engine, die Verschlüsselungen beschleunigt bei IPSec und SSL/TLS für virtuelle private Netze.
Basierend auf der Freescale’s 90 nanometer (nm) Silicon-on-Insulator (SOI) Kupfer -Prozesstechnologie, ermöglicht es, dass der MPC8572 eine wesentlich höhere Leistung bringen und dabei aber weniger Energie verbrauchen. Damit stellt er den nächsten Schritt in der fortlaufenden innovativen Entwicklung dar der populären PowerQUICC Familie. Kompromisslos wurde die Integration der MPC8572 Plattform vorangetrieben, die auf der Embedded Kern Leistung der Power Architecture Technologie basiert und neue Leistungsmerkmale bietet, die das Traffic Management und die Sicherheitsanforderungen verbessern.
Unterstützung von Hochgeschwindigkeits-Schnittstellen auf dem MPC8572 ermöglicht skalierbare Konnektivität mit annderen Netzwerk-Prozessoren und/oder ASICs auf der Datenebene. Die MPC8572 Plattform kann jedoch auch komplexe, rechenintensive Aufgaben übernehmen, die in den Bereich der Steuerungsebene fallen. Diese Prozessoren enthalten auch zwei (DDR2/DDR3) Memory Controller der nächsen Generation mit doppelter Datenrate, verbesserte GigaBit Ethernet Unterstützung sowie einer Fließpunkt-Arithmetik mit doppelter Genauigkeit.
Leistungsmerkmale
Zwei e500 Power Architecture Kerne skalierbar bis zu 1,5 GHz
1MB L2 Cache/SRAM mit I/O Überlappung
32kB I/D L1 Cache pro Kern
Zwei integrierte DDR2/DDR3 SDRAM Memory Controller
64b (72b mit ECC) pro Controller
to 800 MHz Datenrate
Vier integrierte Ethernet Controller (erweiterter TSEC)
10/100/1000 Unterstützung
TCP/UPD offload
Quality of service Unterstützung
IEEE® 1588 Unterstützung
verlustfreie Flußsteuerung
SGMII Schnittstellen
Ein 10/100 Fast Ethernet Controller (FEC) mit MII (muxed)
Table Lookup Einheit, die komplexe Tabellensuche übernimmt
Pattern Matching Engine, die die Suche nach Regular Expressions übernimmt mit Packet Unterstützung
Enthält eine Packet Deflate Engine für komprimierte Payloads
Zwei I2C, Zwei DMA, DUART, Multiprocessor Interrupt Controller, IEEE1149.1 JTAG test access port
1023-pin FC-PBGA Gehäuse
Anwendungsgebiete
Überall, wo Leistungssteigerung durch Einsatz eines zweiten Kerns mit symetrischem Multiprozessor (SMP) benötigt wird. Oder wenn zwei Nicht-SMP Systeme zu einem System ( entweder homogen oder inhomogen) zusammengeführt werden müssen, zur Steuerung der Datenebene; wenn Dienste/Applikationen auf Linux parallel zu einem anderen BS portiert werden müssen; für späteres Upgrade mit höherer Leistung, indem der zweite Kern benutzut wird; für In-field “Hot Swap” BS upgrade, indem das neue BS auf den zweiten Kern geladen wird, bevor der erste mit dem alten BS in den Sleep Modus versetzt wird.
