e300 Kern mit einer Taktfrequenz von 266 MHz bis 667 MHz
32-Bit, Hochkeistungs-Superscalar Kern
1,261 MIPS bei 667 MHz; 503 MIPS bei 266 MHz
Fließpunkt-Arithmetik mit doppelter Genauigkeit, Integer, Laden/Speichern, System Register, Branch Processor Units und 32 KB Daten und 32 KB Befehls- Cache mit Line-locking Unterstützung
QUICC Engine arbeitet bis zu einer Frequenz bis zu 500 MHz
Zwei 32-Bit RISC Controller zur flexiblen Unterstützung der Kommunikationsperipherie
Acht einheitliche Communication Controller (UCCs), die die folgenden Protokolle und Schnittstellen unterstützen:
10/100/1000 Mbps Ethernet
ATM SAR, das AAL5, AAL2, AAL1,AAL0, TM 4.0 CBR, VBR, UBR Traffic Types unterstützt mit bis zu 64KB externer Adressierung
Inverse Multiplexing für ATM (IMA)
POS bis zu 622 Mbps
Transparent
HDLC
Multilink, Multiclass PPP
HDLC Bus
UART
BISYNC
Ein Multichannel Communication Controller (MCC) der bis zu
256 Kanäle mit bis zu acht TDMs unterstützt
Transparent und HDLC Modus pro Kanal
Unterstützung für Signaling System Number 7 (SS7)
Fast jede Kombination von Unergruppen kann gebündelt werden zu Single oder Multiple TDM Interfaces
Eine UTOPIA/POS Schnittstelle unterstützt bis zu 128 multi-PHY
Zwei serielle Peripheral Interface (SPI)
Acht TDM Interfaces (T1/E1)
Gesamtbandbreite von 64 kbps und 256 Kanälen
2,048 Bytes SI RAM (1,024 Einträge)
Acht programmierbare Strobes
Bit oder Byte Auflösung
Unabhängiges Sende und Empfangs Routing, Rahmensynchronisation
Unterstützt T1, CEPT, T1/E1, T3/E3, Pulse-Code Modulation Highway, ISDN Primär/Basisrate, Freescale Interchip Digital Link (IDL) und benutzerdefiniertes TDM serielles Interfaces
Sechszehn unabhängige Baud Rate Generatoren
Vier unabhängige 16-Bit Timer, die als zwei 32-Bit Timer verwendet werden können
Zwei SPI Ports, die als Ethernet management Port konfiguriert warden können, um Daten I/O (MDIO) verwalten zu können, während der andere als Low-cost serielle Peripherie konfiguriert werden kann; die SPI hat einen CPU Modus, der durch die CPU konfiguriert werden kann und nicht durch die QUICC Engine
USB Schnittstelle (USB 2.0 Full-/low-Speed kompatibel)
DDR Memory Controller
Programmierbares Zeitverhalten, das DDR-1 und DDR-2 SDRAM unterstützt
2 x 32-Bit oder 1 x 64-Bit Datenbus; bis zu 333 MHz Datenrate
Vier Speicherbänke, jeweils mit bis zu 1 GB
Volle ECC Unterstützung
PCI Interface
Ein 32-Bit PCI 2.2 Bus Controller (3.3V I/O; bis zu 66 MHz)
Integrierte Sicherheitsfunktionen security (nur MPC8360E und MPC8358)
Public Key Execution (RSA und Diffie-Hellman)
Data Encryption Standard Execution (DES und 3DES)
Advanced Encryption Standard (AES)
ARC-4 (RC4-kompatibler Algorithmus)
Message Digest (SHA, MD5, HMAC)
Zufallsgenerator (RNG)
Local Bus Controller
gemultiplexter 32-Bit Adress- und Datenbus bis zu 133 MHz
32-, 16- und 8-Bit Portgrössen programmierbar durch den Memory Controller
Zwei UARTs (DUART)
Zwei I2C Schnitstellen (Master oder Slave Modus)
Vier-Kanal DMA Controller
Universal Parallel I/O
IEEE 1149.1 JTAG Test Access Port
Gehäusevarianten: 37.5 mm x 37.5 mm 740 TBGA
Prozesstechnologie: 130 nm CMOS > Versorgungsspannung: 1.2V Kern mit 3.3V und 2.5V I/O
